⚡ 去耦电容离芯片 2cm，等于白装

Design

📌 实测：同一颗 0.1uF，位置差 2cm 效果减半
▍上周调一块 STM32 板，320MHz 时钟振铃超标，把 VDD 去耦电容从背面挪到芯片正下方 1mm，纹波峰峰值从 180mV 降到 60mV
🧩 主犯是走线电感
⚡ 0402 电容自感约 0.5nH，1cm 走线再叠 1nH，等效电感翻了三倍
⚡ 自谐振频率随电感上升而下移，100MHz 以上频段去耦能力大幅缩水
🔍 电源平面有分布电容撑场，但低频段仍要靠大电容，高频段全看小电容的“贴身”程度
🔧 布局口诀
▍小电容贴引脚，先小后大往外排，环路面积压到最小
▍过孔短粗并排放，避免长引线引入寄生电感
✓ 多层板优先吃电源-地平面的层间电容，外挂电容数量可以减
💡 观点
📐 去耦是布局问题不是选型问题，位置错了再贵的电容也白搭
🌈 BGA 封装记得用背面对应焊盘，别为了走线方便把电容甩远
抛个问题：你们布局去耦电容时，算过走线电感的账吗？