【技术笔记】3nm 之后：从 FinFET 到 GAA 纳米片，晶体管到底改了什么

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为什么现在是聊 GAA 的好时候

FinFET 从 22nm 一路用到 3nm，沟道靠"把鳍长高"来加宽，栅极只能包住三面；尺寸继续往下缩，短沟道效应和漏电越来越难压。GAA（Gate-All-Around，环绕栅极）把沟道换成水平纳米片、再垂直堆叠，栅极第一次实现四面包围。公开资料显示，三星已在 3nm 节点率先量产 GAA，台积电也在 N2 完成切换——这是十多年来最大的一次器件结构换代。



一、三代结构，一句话说清

• 平面型：栅极只压住上表面，沟道控制主要靠掺杂；
  
• FinFET：三面包围，靠增加鳍的数量换等效宽度，但宽度只能按"整条鳍"跳变；
  
• GAA 纳米片：沟道摊平成薄片，等效宽度靠"堆几层"来调，Vt 与宽度设计自由度明显更高。
  

二、工艺上真正难的是这四步

1. SiGe/Si 超晶格交替外延：纳米片的厚度、片间距在外延阶段就定死，后面没有修正机会；
2. 沟道释放：选择性腐蚀拿掉 SiGe、让 Si 片悬空，选择比不够就会伤到片子；
3. 内隔墙（Inner Spacer）：填住源漏与栅之间的空隙，直接决定栅漏寄生电容；
4. 高 k / 金属栅环绕填充：四面包裹对沉积均匀性要求苛刻，是良率爬坡的重点。

三、收益与代价一起看

收益集中在栅控与功耗；代价是外延、释放、内隔墙三道新工序叠加，加上多层堆叠带来的应力管理，初期成本更高。GAA 拖到 3nm 才落地，本质是"收益终于盖过了成本"。

四、后面会怎么走

• 堆叠更多层纳米片继续换等效宽度，同时压寄生电容；
  
• CFET（NMOS 叠 PMOS 的垂直堆叠）被视为 GAA 之后的下一代方向；
  
• 背面供电（BSPDN）与 GAA 搭配，把供电网络搬到晶圆背面，缓解正面布线拥堵。
  

结语：GAA 不是"更小的 FinFET"，而是把器件设计自由度从"鳍的几何"解放到"片数与片厚"。做工艺、做器件、做 EDA 的朋友视角各不相同，欢迎在评论区补充一线观察。

本文为公开资料整理，如有出入欢迎指正。